Logic Synthesis and SOC Prototyping: RTL Design using VHDL - Vaibbhav Taraate - Livres - Springer Verlag, Singapore - 9789811513169 - 30 janvier 2021
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Vaibbhav Taraate
Logic Synthesis and SOC Prototyping: RTL Design using VHDL 2020 edition

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This book describes RTL design, synthesis, and timing closure strategies for SOC blocks. It covers high-level RTL design scenarios and challenges for SOC design. The book covers the Synopsys DC, PT commands, and use of them to constraint and to optimize SOC design.

251 pages, XIX, 251 p.

Médias Livres     Paperback Book   (Livre avec couverture souple et dos collé)
Validé 30 janvier 2021
ISBN13 9789811513169
Éditeurs Springer Verlag, Singapore
Pages 251
Dimensions 150 × 220 × 10 mm   ·   500 g

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